Чтение карандаша DDR и LPDDR Timing Budget: ужесточение шины на 5 премиальных SKU

Аудитория: Руководители аппаратных разработок и инженеры по целостности сигналов, проектирующие шину LPDDR4 для премиальной читающей ручки. Дополнительно: OEM-архитекторы прошивок, которым необходимо оценить пиковую пропускную способность памяти при температурных нагрузках и в условиях изменения частоты регенерации.

Дистрибьютор из страны Персидского залива в III квартале 2025 года вернул 95 устройств T2 с дефектом «зависание на обложке книги» на OLED-дисплее. Мы отобрали 6 устройств, подключили к линиям данных LPDDR4 осциллограф Tektronix DPO71604C с пробником P7700 и зафиксировали раскрыв глазка -42 мВ при 1,6 GT/s вместо целевых +200 мВ. Корневая причина: рассогласование длин трасс 4 мм на байтовой линии привело к тому, что строб чтения (DQS) приходил на 70 пс раньше центра глазка данных, что уменьшило временной запас вдвое. После применения серпантинной трассировки для согласования длин DQS и DQ с точностью до 0,5 мм раскрыв глазка восстановился до +210 мВ, и дефект зависания был устранён. Пять SKU читающих ручек (L5, Q8, T2, Y6, а также высокопроизводительный B2) используют интерфейс LPDDR4 DRAM, и данное руководство последовательно рассматривает временной бюджет, маску глазковой диаграммы и правила трассировки печатной платы, определяющие надёжность или граничное состояние шины памяти.

1. Почему временной бюджет LPDDR4 важен для читающей ручки

Шина LPDDR4 (Low-Power Double Data Rate 4) в читающей ручке обеспечивает передачу 16-битного параллельного слова данных от датчика OID, буфера декодированного аудио и таблицы поиска OCR между DRAM и системой на кристалле (SoC). Шина работает на скорости от 1,6 GT/s до 3,2 GT/s в зависимости от SKU, используя 16-битную шину данных и дифференциальный строб чтения/записи (DQS) на каждую байтовую линию. Временной бюджет распределяет доступный битовый период 625 пс (при 1,6 GT/s) или 312 пс (при 3,2 GT/s) между установкой/удержанием, джиттером тактового сигнала, ISI, перекрёстными помехами и запасом по напряжению.

Временной бюджет читающей ручки распределяется следующим образом. При 1,6 GT/s время установки приёмника DRAM равно 75 пс, а время удержания — 100 пс (оба значения отсчитываются от момента пересечения строба DQS). Рассогласование tDQSCK (задержка DQS относительно тактового сигнала) контроллера составляет ±50 пс. Рассогласование времени пробега сигнала по печатной плате — 30 пс. Джиттер от перекрёстных помех — 40 пс. ISI от предыдущего бита — 30 пс. Джиттер от цепей питания — 35 пс. Суммарная детерминированная неопределённость составляет 75 + 100 + 50 + 30 + 40 + 30 + 35 = 360 пс, оставляя 265 пс запаса на случайный джиттер до момента закрытия глазка.

Маска глазковой диаграммы согласно спецификации JEDEC LPDDR4 составляет 0,4 UI (250 пс при 1,6 GT/s, 125 пс при 3,2 GT/s) для установки и 0,4 UI для удержания. При 1,6 GT/s бюджет общего сужения глазка составляет 250 пс на установку + 250 пс на удержание = 500 пс, из которых 360 пс отнесено к детерминированным источникам и 140 пс остаётся запасом до маски глазка. При 3,2 GT/s бюджет сжимается до 125 пс + 125 пс = 250 пс, при этом 360 пс детерминированных источников превышают бюджет и требуют тщательной трассировки печатной платы.

2. Три топологии памяти

В каталоге применяются три топологии LPDDR4. Экономичная топология (высокопроизводительный B2) использует один 16-битный чип LPDDR4 с одной байтовой линией на 1,6 GT/s. Топология среднего уровня (L5, Q8) использует один 16-битный чип LPDDR4 с одной байтовой линией на 2,4–3,2 GT/s. Премиальная топология (T2, Y6) использует два 16-битных чипа LPDDR4 в 32-битной двухканальной конфигурации на 3,2 GT/s.

Экономичная топология использует один 96-выводный корпус FBGA (10 мм × 10 мм, шаг 0,5 мм). DRAM разделяет одну байтовую линию с SoC, причём байтовая линия организована по схеме «точка-точка» без каких-либо ответвлений. Печатная плата требует 3 слоя сигнальной трассировки плюс 2 слоя земли и питания, итого 4 слоя. Стоимость BOM составляет $2,40 на DRAM и $0,18 на модернизацию печатной платы, всего $2,58 на единицу.

Топология среднего уровня использует один 96-выводный корпус FBGA на скоростях 2,4–3,2 GT/s. Байтовая линия по-прежнему «точка-точка», однако более высокая скорость передачи данных требует 6-слойной печатной платы с выделенным слоем земли под сигналами DRAM. Стоимость BOM составляет от $3,20 до $4,20 на DRAM и $0,42 на модернизацию печатной платы, итого от $3,62 до $4,62 на единицу.

Премиальная топология использует два 96-выводных корпуса FBGA в 32-битной двухканальной конфигурации. Каждая байтовая линия организована по схеме «точка-точка», а два корпуса зеркально расположены по разные стороны от SoC для балансировки трассировки. Печатная плата требует 8 слоёв сигнальной трассировки, итого 10-слойный стек. Стоимость BOM составляет от $6,40 до $8,40 на пару DRAM и $1,20 на модернизацию печатной платы, итого от $7,60 до $9,60 на единицу.

Совет закупщику: При заказе private-label сборки для видеофункциональной читающей ручки, которая одновременно транслирует аудио и видео (например, воспроизведение анимированных электронных книг), указывайте L5 с одним 16-битным LPDDR4 на 3,2 GT/s. Удорожание BOM на $1,04 по сравнению с Q8 окупается уже на первых 400 поставленных единицах за счёт снижения числа дефектов зависания дисплея.

3. Распределение временного бюджета по источникам

Временной бюджет разложен на пять составляющих: джиттер тактового сигнала, ISI, перекрёстные помехи, запас по напряжению и рассогласование печатной платы. Каждая составляющая ограничивается независимо и суммируется расчётом по методу среднеквадратичного суммирования (RSS).

Джиттер тактового сигнала от генератора SoC вносит 50 пс RMS при 1,6 GT/s (78 пс размах пик-пик при 1,5-сигма) и 80 пс RMS при 3,2 GT/s. ISI от остаточного напряжения предыдущего бита вносит 30 пс при 1,6 GT/s и 50 пс при 3,2 GT/s. Перекрёстные помехи от соседних линий данных вносят 40 пс при 1,6 GT/s и 65 пс при 3,2 GT/s. Потеря запаса по напряжению от шума питания вносит 35 пс при 1,6 GT/s и 50 пс при 3,2 GT/s. Рассогласование печатной платы из-за несовпадения длин трасс вносит 30 пс при 1,6 GT/s и 50 пс при 3,2 GT/s.

Суммарный детерминированный джиттер при 1,6 GT/s составляет 78 + 30 + 40 + 35 + 30 = 213 пс, оставляя 87 пс запаса до маски установки 250 пс. При 3,2 GT/s сумма составляет 126 + 50 + 65 + 50 + 50 = 341 пс, превышая маску 125 пс на 216 пс. Именно поэтому SKU со скоростью 3,2 GT/s (L5, T2, Y6) требуют 8 слоёв трассировки с тщательно настроенным контролем импеданса.

4. Правила трассировки PCB для шины LPDDR4

Шесть правил трассировки определяют, совпадает ли измеренное раскрытие глазка с моделированием. (1) Согласование длины дорожек: все дорожки данных (DQ) внутри байтовой группы должны быть в пределах 0,5 мм от стробирующего сигнала DQS. (2) Непрерывность опорной плоскости: плоскость земли под байтовой группой LPDDR4 должна быть непрерывной; любой разрыв добавляет 8 нГн индуктивности. (3) Трассировка дифференциальной пары: строб DQS прокладывается как дифференциальная пара 100 Ом с зазором 0,2 мм. (4) Количество переходных отверстий: каждый контакт DRAM должен иметь два сшивающих переходных отверстия в пределах 1,5 мм. (5) Зона защиты от перекрёстных помех: никакой другой сигнал не должен проходить ближе 0,4 мм к байтовой группе. (6) Контроль импеданса: линии данных — 50 Ом одиночные, пары DQS — 85 Ом дифференциальные, достигается шириной дорожки 0,18 мм на препреге 0,2 мм.

Наиболее распространённый вид отказа (28% возвратов в полевых условиях в 2025 году) — рассогласование длин дорожек DQS-DQ более 4 мм, из-за чего строб DQS приходил на 70 пс раньше и вдвое уменьшал раскрытие глазка данных. Решение — выполнить змеевидную трассировку дорожек DQ, чтобы длина совпадала с DQS с точностью до 0,5 мм. Это добавляет 2 мм суммарной длины трассировки на более длинных дорожках DQ.

Второй частый отказ (16% возвратов в полевых условиях) — разрыв плоскости земли под байтовой группой для прокладки дорожки батареи. Разрыв вносил 8 нГн индуктивности обратного пути и уменьшал раскрытие глазка на 40 мВ. Решение — проложить дорожку батареи на отдельном слое, сохраняя плоскость земли непрерывной под байтовой группой.

5. Измерение глазковой диаграммы на производственной линии

Каждая партия продукции проходит проверку раскрытия глазковой диаграммы LPDDR4 с помощью осциллографа Tektronix DPO71604C и дифференциального пробника P7700. Тест длится 38 секунд на одно устройство и выполняется на 100% устройств L5, T2, Y6, а также на выборочной основе 10% для high-end моделей B2 и Q8. Критерий прохождения — раскрытие глазковой диаграммы более +200 мВ в центре глаза.

Тестовая последовательность представляет собой псевдослучайный поток данных PRBS-7, записываемый встроенным тестовым режимом SoC. Осциллограф захватывает 4 миллиона UI (единичных интервалов) на шариковом выводе DQ DRAM, вычисляет глазковую диаграмму с помощью гистограммного алгоритма и измеряет внутреннее раскрытие глаза на контуре BER 10⁻⁶. Захват 4 миллионов UI занимает 2,5 мс при 1,6 GT/s и 1,25 мс при 3,2 GT/s.

В 2025 году тест глазковой диаграммы выявил 0,8% бракованных устройств премиум-класса. Наиболее распространёнными причинами отказа стали несоответствие длины трасс (0,4%), разрыв опорной плоскости (0,2%) и дефект пайки DRAM (0,2%). Каждый вид отказа привязан к определённой процедуре доработки и стикеру на шильдике для отслеживания.

6. Температурная чувствительность шины LPDDR4

Шина LPDDR4 чувствительна к температуре по двум причинам: дрейф генератора тактовой частоты SoC и сдвиг setup/hold приёмника DRAM. Тактовый сигнал SoC дрейфует на -1,5 ppm на каждый °C, что при перепаде температуры 50 °C (от -10 °C до +40 °C рабочего диапазона) даёт дрейф частоты 75 ppm, или 0,5 нс при 1,6 GT/s и 0,25 нс при 3,2 GT/s. Setup-время приёмника DRAM смещается на +0,3 пс/°C, поэтому перепад 50 °C добавляет 15 пс к setup-времени.

Суммарный дрейф составляет 75 пс при 1,6 GT/s и 90 пс при 3,2 GT/s, и оба значения укладываются в существующий бюджет синхронизации. В Y6 используется SiTime SiT95201 VCTCXO (температурная стабильность 0,5 ppm), что снижает дрейф тактового сигнала до 25 ppm в диапазоне 50 °C, уменьшая влияние на синхронизацию до 25 пс при 3,2 GT/s и улучшая запас раскрытия глаза на 20%.

Для OEM-заказчиков, планирующих эксплуатацию читающих ручек в холодных условиях (например, в неотапливаемых классах в Северной Европе или в школьных автобусах в скандинавских странах), мы рекомендуем выбирать модель L5 с дооснащением SiT95201 VCTCXO. Стоимость дооснащения составляет $3,18 за единицу и снижает джиттер температурного коэффициента на 60%.

7. Визуализация топологии шины

8. Режимы отказов подсистемы памяти и соотношение затрат

Три режима отказов в полевых условиях связаны с шиной LPDDR4 читающей ручки. Первый — зависание изображения при раннем поступлении строба чтения: доля зависаний T2 снизилась с 0,8% до 0,04% после доработки змеевидной трассировки. Второй — пропадание звука при блокировке контроллера регенерацией DRAM: доля пропаданий L5 снизилась с 0,4% до 0,04% после настройки приоритетов DRAM. Третий — пропуск OCR-поиска при превышении пропускной способности DRAM: доля пропусков Y6 снизилась с 0,6% до 0,06% после перехода на двухканальный режим.

Компромисс между ценой и запасом по характеристикам определяет работу нашего инструмента подбора SKU. Для простых OID-книг инструмент рекомендует B1 или B2 без DRAM; для приложений аудиокниг — L5; для видео-e-reader — T2 или Y6 с двухканальной DRAM. Индивидуальная пропускная способность памяти требует 10 недель и MOQ 3000 единиц.

Похожие материалы

• Проектирование дерева тактовой частоты читающей ручки и бюджет джиттера
• Петлевой фильтр и полоса пропускания PLL читающей ручки
• Шум шины питания и стратегия развязки читающей ручки
• Bounce по земле и индуктивность корпуса SSOP читающей ручки
• Проектирование печатной платы читающей ручки и электромагнитная совместимость
• Испытания EMI/EMC/ESD читающей ручки
• OEM-инжиниринг читающих ручек
• Запросить коммерческое предложение на читающую ручку