Đối tượng: Trưởng nhóm kỹ thuật phần cứng và kỹ sư tính toàn vẹn tín hiệu thiết kế bus LPDDR4 trên bút đọc cao cấp. Đối tượng phụ: Kiến trúc sư firmware OEM cần ước lượng băng thông bộ nhớ trong trường hợp xấu nhất theo nhiệt độ hoặc điều kiện tần số làm tươi.
Một nhà phân trải tại vùng Vịnh đã trả lại 95 chiếc T2 trong quý 3 năm 2025 với lỗi "đứng hình bìa sách" trên màn hình OLED. Chúng tôi đã lấy 6 chiếc, gắn oscilloscope Tektronix DPO71604C với đầu dò P7700 vào các đường dữ liệu LPDDR4 và quan sát độ mở mắt -42 mV ở 1.6 GT/s thay vì mục tiêu +200 mV. Nguyên nhân gốc: sai lệch chiều dài trace 4 mm trên byte lane khiến tín hiệu đọc (DQS) đến sớm 70 ps so với tâm mắt dữ liệu, làm giảm một nửa biên độ thời gian. Sau khi áp dụng cách đi dây hình xoắn ốc (serpentine) để cân bằng chiều dài DQS với DQ trong phạm vi 0,5 mm, độ mở mắt phục hồi về +210 mV và lỗi đứng hình được loại bỏ. Năm SKU bút đọc (L5, Q8, T2, Y6, cùng phiên bản cao cấp B2) sử dụng giao tiếp DRAM LPDDR4, và hướng dẫn này trình bày ngân sách thời gian, mặt nạ mắt tín hiệu (eye-diagram mask) và quy tắc đi dây PCB quyết định bus bộ nhớ có ổn định hay chỉ ở mức ranh giới.
1. Vì sao ngân sách thời gian LPDDR4 quan trọng trên bút đọc
Bus LPDDR4 (Low-Power Double Data Rate 4) trên bút đọc truyền từ dữ liệu song song 16-bit của cảm biến OID, bộ đệm âm thanh đã giải mã, và bảng tra cứu OCR giữa DRAM và SoC. Bus hoạt động ở 1,6 GT/s đến 3,2 GT/s tùy SKU, sử dụng bus dữ liệu 16-bit cùng tín hiệu strobe đọc/ghi vi sai (DQS) cho mỗi byte lane. Ngân sách thời gian phân bổ chu kỳ bit 625 ps (ở 1,6 GT/s) hoặc 312 ps (ở 3,2 GT/s) cho setup/hold, nhiễu xung nhịp, ISI, nhiễu xuyên âm và biên độ điện áp.
Ngân sách thời gian trên bút đọc được phân bổ như sau. Ở 1,6 GT/s, thời gian setup của bộ nhận DRAM là 75 ps và thời gian hold là 100 ps (cả hai tham chiếu đến điểm giao strobe DQS). Độ lệch tDQSCK (DQS-to-clock) của bộ điều khiển là ±50 ps. Sai lệch thời gian truyền trên PCB là 30 ps. Jitter do nhiễu xuyên âm là 40 ps. ISI từ bit trước là 30 ps. Jitter do nguồn cấp là 35 ps. Tổng tất định tổng cộng: 75 + 100 + 50 + 30 + 40 + 30 + 35 = 360 ps, còn 47 lại 265 ps ngân sách jitter ngẫu nhiên trước khi mắt đóng.
Mặt nạ mắt tín hiệu theo đặc tả JEDEC LPDDR4 là 0,4 UI (250 ps ở 1,6 GT/s, 125 ps ở 3,2 GT/s) cho setup và 0,4 UI cho hold. Ở 1,6 GT/s, ngân sách giảm mắt tổng là 250 ps setup + 250 ps hold = 500 ps, trong đó 360 ps phân bổ cho nguồn tất định và 140 ps biên dự phòng đến mặt nạ mắt. Ở 3,2 GT/s, ngân sách co lại 125 ps + 125 ps = 250 ps, với 360 ps nguồn tất định vượt ngân sách và đòi hỏi đi dây PCB cẩn thận.
| SKU | Tốc độ LPDDR4 | Chu kỳ bit | Độ rộng bus | Dung lượng DRAM | Mục tiêu độ mở mắt |
|---|---|---|---|---|---|
| L5 | 3,2 GT/s | 312 ps | 16-bit | 512 MB | +200 mV |
| Q8 | 2,4 GT/s | 416 ps | 16-bit | 256 MB | +200 mV |
| T2 | 3,2 GT/s | 312 ps | 32-bit | 1 GB | +200 mV |
| Y6 | 3,2 GT/s | 312 ps | 32-bit | 1 GB | +220 mV |
| B2 (cao cập) | 1,6 GT/s | 625 ps | 16-bit | 128 MB | +200 mV |
2. Ba topology bộ nhớ
Chúng tôi sử dụng ba topology LPDDR4 trên toàn bộ danh mục. Topology kinh tế (B2 cao cấp) dùng một chip LPDDR4 16-bit đơn với một byte lane ở 1,6 GT/s. Topology tầm trung (L5, Q8) dùng một chip LPDDR4 16-bit đơn với một byte lane ở 2,4 đến 3,2 GT/s. Topology cao cấp (T2, Y6) dùng hai chip LPDDR4 16-bit trong cấu hình kênh đôi 32-bit ở 3,2 GT/s.
Topology kinh tế dùng một gói FBGA 96-ball (10 mm × 10 mm, pitch 0,5 mm). DRAM chia sẻ một byte lane duy nhất với SoC, và byte lane là point-to-point không phân nhánh. PCB yêu cầu 3 lớp đi dây tín hiệu, cộng 2 lớp mass và nguồn, tổng cộng 4 lớp. Giá BOM là 2,40 USD cho DRAM và 0,18 USD cho nâng cấp PCB, tổng 2,58 USD mỗi đơn vị.
Topology tầm trung dùng một gói FBGA 96-ball ở 2,4 đến 3,2 GT/s. Byte lane vẫn là point-to-point, nhưng tốc độ cao hơn yêu cầu PCB 6 lớp với một lớp mass chuyên dụng bên dưới các tín hiệu DRAM. Giá BOM từ 3,20 USD đến 4,20 USD cho DRAM và 0,42 USD cho nâng cấp PCB, tổng 3,62 USD đến 4,62 USD mỗi đơn vị.
Topology cao cấp dùng hai gói FBGA 96-ball trong cấu hình kênh đôi 32-bit. Mỗi byte lane là point-to-point, và hai gói được đặt đối xứng ở hai mặt của SoC để cân bằng đường đi dây. PCB yêu cầu 8 lớp đi dây, tổng stack-up 10 lớp. Giá BOM từ 6,40 USD đến 8,40 USD cho cặp DRAM và 1,20 USD cho nâng cấp PCB, tổng 7,60 USD đến 9,60 USD mỗi đơn vị.
Mẹo cho người mua: Khi đặt hàng phiên bản nhãn riêng cho ứng dụng bút đọc có video cần truyền phát âm thanh và video đồng thời (ví dụ: phát lại sách điện tử có hoạt hình), hãy chỉ định L5 với một LPDDR4 16-bit đơn ở 3,2 GT/s. Mức tăng BOM 1,04 USD so với Q8 sẽ được bù lại chỉ trong 400 đơn vị xuất xưởng đầu tiên nhờ giảm lỗi đứng hình màn hình.
3. Phân bổ ngân sách thời gian theo từng nguồn
Ngân sách thời gian được phân tách thành năm thành phần: jitter xung nhịp, ISI, nhiễu xuyên âm, biên độ điện áp và sai lệch PCB. Mỗi thành phần được giới hạn độc lập và cộng lại theo phương pháp tổng bình phương (RSS).
Jitter xung nhịp từ bộ tạo xung của SoC đóng góp 50 ps RMS ở 1,6 GT/s (78 ps peak-to-peak tại 1,5-sigma) và 80 ps RMS ở 3,2 GT/s. ISI từ điện áp dư của bit trước đóng góp 30 ps ở 1,6 GT/s và 50 ps ở 3,2 GT/s. Nhiễu xuyên âm từ các đường dữ liệu lân cận đóng góp 40 ps ở 1,6 GT/s và 65 ps ở 3,2 GT/s. Mất biên độ điện áp do nhiễu nguồn đóng góp 35 ps ở 1,6 GT/s và 50 ps ở 3,2 GT/s. Sai lệch PCB do chênh lệch chiều dài trace đóng góp 30 ps ở 1,6 GT/s và 50 ps ở 3,2 GT/s.
Tổng jitter tất định ở 1,6 GT/s là 78 + 30 + 40 + 35 + 30 = 213 ps, còn 47 lại 87 ps biên dự phòng đến mặt nạ setup 250 ps. Ở 3,2 GT/s, tổng là 126 + 50 + 65 + 50 + 50 = 341 ps, vượt mặt nạ 125 ps là 216 ps. Đây chính là lý do các SKU 3,2 GT/s (L5, T2, Y6) yêu cầu 8 lớp đi dây với kiểm soát trở kháng được tinh chỉnh cẩn thận.
| Nguồn jitter | 1,6 GT/s | 2,4 GT/s | 3,2 GT/s |
|---|---|---|---|
| Jitter xung nhịp (RMS × 1,5) | 78 ps | 100 ps | 126 ps |
| ISI | 30 ps | 40 ps | 50 ps |
| Xuyên nhiễu | 40 ps | 50 ps | 65 ps |
| Biên điện áp | 35 ps | 42 ps | 50 ps |
| Lệch PCB | 30 ps | 40 ps | 50 ps |
| Tổng (RSS, p-p) | 213 ps | 272 ps | 341 ps |
| Mặt nạ mắt (theo JEDEC) | 250 ps | 167 ps | 125 ps |
| Biên | +37 ps | -105 ps | -216 ps |
| Khắc phục | không áp dụng | PCB 6 lớp | PCB 10 lớp |
4. Quy tắc đi dây PCB cho bus LPDDR4
Sáu quy tắc đi dây quyết định việc độ mở mắt đo được có khớp với mô phỏng hay không. (1) Cân bằng chiều dài đường dây: tất cả các đường tín hiệu dữ liệu (DQ) trong một byte lane phải nằm trong khoảng 0,5 mm so với tín hiệu strobe DQS. (2) Liên tục mặt phẳng tham chiếu: mặt phẳng đất phải liên tục không đứt đoạn bên dưới byte lane LPDDR4; bất kỳ khe hở nào cũng làm tăng thêm 8 nH điện cảm. (3) Đi dây cặp vi sai: tín hiệu strobe DQS được đi dây dưới dạng cặp vi sai 100 Ω với khoảng cách 0,2 mm. (4) Số lượng via: mỗi ball DRAM phải có hai via stitching trong phạm vi 1,5 mm. (5) Vùng cấm xuyên nhiễu: không có tín hiệu nào khác được đi dây trong phạm vi 0,4 mm của byte lane. (6) Kiểm soát trở kháng: các đường dữ liệu là 50 Ω single-ended, các cặp DQS là 85 Ω vi sai, đạt được với chiều rộng đường dây 0,18 mm trên prepreg 0,2 mm.
Chế độ lỗi phổ biến nhất (28% số sản phẩm trả lại năm 2025) là độ lệch chiều dài đường dây DQS-DQ vượt quá 4 mm, khiến tín hiệu strobe DQS đến sớm hơn 70 ps và làm giảm một nửa độ mở mắt dữ liệu. Cách khắc phục là đi dây hình xoắn ốc các đường DQ để cân bằng chiều dài DQS trong phạm vi 0,5 mm. Cách khắc phục này làm tăng thêm 2 mm tổng chiều dài đi dây trên các đường DQ dài hơn.
Lỗi phổ biến thứ hai (16% số sản phẩm trả lại) là khe hở mặt phẳng đất bên dưới byte lane để chừa chỗ cho đường pin. Khe hở này đã đưa vào 8 nH điện cảm đường về và làm suy giảm độ mở mắt 40 mV. Cách khắc phục là đi dây đường pin trên một lớp riêng biệt, giữ cho mặt phẳng đất liên tục bên dưới byte lane.
| Chế độ lỗi | Tỷ lệ 2025 | Cách khắc phục | Chi phí diện tích PCB |
|---|---|---|---|
| Lệch DQS-DQ | 0,6% | Đi dây xoắn ốc | +2 mm |
| Khe hở mặt phẳng đất | 0,4% | Chuyển lớp pin | +1 lớp |
| Thiếu via | 0,2% | Quy tắc hai via trên mỗi ball | $0 |
| Xuyên nhiễu | 0,1% | Vùng cấm 0,4 mm | $0 |
| Trôi trở kháng | 0,1% | Kiểm soát stack-up chặt chẽ hơn | 0,05 USD/đơn vị |
5. Đo Eye-Diagram trên dây chuyền sản xuất
Mỗi lô sản xuất đều được kiểm tra độ mở eye LPDDR4 bằng máy hiện sóng Tektronix DPO71604C với đầu dò vi sai P7700. Thời gian kiểm tra là 38 giây/đơn vị và thực hiện trên 100% các model L5, T2, Y6 và lấy mẫu 10% trên B2 cao cấp và Q8. Tiêu chí đạt là độ mở eye lớn hơn +200 mV tại tâm eye.
Mẫu kiểm tra là chuỗi dữ liệu giả ngẫu nhiên PRBS-7 được ghi bằng chế độ test tích hợp của SoC. Máy hiện sóng thu 4 triệu UI (khoảng đơn vị) tại chân DQ của DRAM, tính eye diagram bằng thuật toán dựa trên histogram và đo độ mở eye trong tại đường viền BER 10⁻⁶. Việc thu 4 triệu UI mất 2,5 ms ở 1,6 GT/s và 1,25 ms ở 3,2 GT/s.
Trong năm 2025, bài kiểm tra eye-diagram đã phát hiện 0,8% số đơn vị cao cấp bị lỗi. Các lỗi phổ biến nhất là sai lệch chiều dài đường mạch (0,4%), gián đoạn mặt phẳng tham chiếu (0,2%) và lỗi hàn DRAM (0,2%). Mỗi chế độ lỗi được đối chiếu với một quy trình sửa lỗi cụ thể và một nhãn name-plate để truy vết.
| SKU | Thời gian kiểm tra | Ảnh hưởng năng suất | Phế phẩm 2025 |
|---|---|---|---|
| L5 | 38 s | 0,8% | 0,6% |
| Q8 | 32 s | 0,4% | 0,2% |
| T2 | 38 s | 0,8% | 0,6% |
| Y6 | 38 s | 0,6% | 0,4% |
| B2 (cao cấp) | 28 s | 0,4% | 0,1% |
6. Độ nhạy nhiệt của bus LPDDR4
Bus LPDDR4 nhạy với nhiệt độ vì hai lý do: độ trôi bộ tạo xung của SoC và sự dịch chuyển setup/hold của bộ thu DRAM. Xung SoC trôi -1,5 ppm/°C, tức là trong dải nhiệt 50 °C (từ -10 °C đến +40 °C trong phạm vi hoạt động) cho độ trôi tần số 75 ppm, hay 0,5 ns ở 1,6 GT/s và 0,25 ns ở 3,2 GT/s. Bộ thu DRAM có setup dịch +0,3 ps/°C, nên dải nhiệt 50 °C làm tăng thêm 15 ps vào thời gian setup.
Tổng độ trôi kết hợp là 75 ps ở 1,6 GT/s và 90 ps ở 3,2 GT/s, cả hai đều nằm trong ngân sách timing hiện có. Y6 sử dụng SiTime SiT95201 VCTCXO (độ ổn định nhiệt 0,5 ppm) để giảm độ trôi xung xuống còn 25 ppm trong dải nhiệt 50 °C, giảm tác động timing xuống 25 ps ở 3,2 GT/s và cải thiện biên độ mở eye thêm 20%.
Với khách hàng OEM dự kiến triển khai bút đọc trong môi trường lạnh (như lớp học không sưởi ở Bắc Âu hay xe buýt đưa đón học sinh ở các nước Bắc Âu), chúng tôi khuyến nghị chỉ định L5 kèm tùy chọn nâng cấp SiT95201 VCTCXO. Chi phí nâng cấp là 3,18 USD/đơn vị và giảm 60% jitter hệ số nhiệt.
7. Trực quan hóa topology bus
8. Chế độ lỗi hệ thống bộ nhớ và đánh đổi chi phí
Ba chế độ lỗi thực địa xuất phát từ bus LPDDR4 trên bút đọc. Thứ nhất, đóng băng màn hình khi tín hiệu read strobe đến sớm; tỷ lệ đóng băng của T2 giảm từ 0,8% xuống 0,04% sau khi sửa đường mạch dạng serpentine. Thứ hai, mất tiếng khi DRAM refresh làm treo bộ điều khiển; tỷ lệ mất tiếng của L5 giảm từ 0,4% xuống 0,04% sau khi tinh chỉnh ưu tiên DRAM. Thứ ba, tra cứu OCR trượt khi vượt băng thông DRAM; tỷ lệ trượt của Y6 giảm từ 0,6% xuống 0,06% sau khi nâng cấp dual-channel.
Sự đánh đổi chi phí–biên lợi nhuận là cơ sở cho công cụ chọn SKU của chúng tôi. Với máy đọc sách OID đơn giản, công cụ khuyến nghị B1 hoặc B2 không cần DRAM; với ứng dụng audiobook dùng L5; với e-reader có video chọn T2 hoặc Y6 với dual-channel. Băng thông bộ nhớ tùy chỉnh cần 10 tuần và MOQ 3.000 đơn vị.
Bài viết liên quan
- Thiết kế cây xung và ngân sách jitter cho bút đọc
- Bộ lọc vòng PLL và băng thông của bút đọc
- Nhiễu đường nguồn và chiến lược decoupling cho bút đọc
- Ground bounce và điện cảm gói SSOP của bút đọc
- Thiết kế PCB và tương thích EMC của bút đọc
- Kiểm tra EMI EMC và ESD cho bút đọc
- Dịch vụ kỹ thuật bút đọc OEM
- Yêu cầu báo giá bút đọc