読書ペン PLL ループフィルターと帯域幅：11 SKU における安定性

対象読者： reading pen内部のジタークリーニング用PLLについて、ループフィルタのトポロジーと帯域幅を選定するハードウェアエンジニアリングリードおよびPLLスペシャリスト。副対象：温度や負荷変動による最悪ケースの周波数ドリフトを見積もる必要があるOEMファームウェアアーキテクト。

ドイツの学校向けディストリビューターから、2024年第4四半期にKF1 180台が「クリック・ポップ」音不具合とともに返品されました。当社から8台を抜き取り、Rohde & Schwarz FSVRスペクトラムアナライザをBLEラジオの2.4 GHz出力に接続し、キャリアから24 kHz離れた位置に-42 dBcのリファレンススパーを計測しました。根本原因は、PLLループフィルタの帯域幅が設計値の100 kHzではなく240 kHzとなっており、リファレンススパーが漏れ出していたことです。コストダウン活動において、誤った部品（2.2 nFと4.7 kΩの代わりに1.2 nFと6.8 kΩ）が substitution されていました。設計仕様のループフィルタに戻したところ、スパーは-68 dBcまで低下し、不具合は解消されました。すべてのreading pen（B1、B2、F8、K7、KF1、L5、P2、Q6、Q8、T2、Y6）は特定のPLLループフィルタトポロジーを採用しており、本書ではクリーンなロックを実現する帯域幅、位相余裕、部品選定について順に解説します。

1. reading penにおけるPLLループフィルタ設計の重要性

A: リーディングペンに搭載されたPLL（位相同期ループ）は、基準クロック（水晶発振子から供給される24MHzまたは26MHz）を、ターゲット出力周波数（無線用の26MHz、OIDセンサー用の50MHz、オーディオコーデック用の96MHz）へと逓倍します。PLLは位相比較器（PFD）、チャージポンプ、ループフィルタ、VCO（電圧制御発振器）、およびフィードバック分周器で構成されます。ループフィルタはアナログ回路であり、PFDが出力するデジタルパルスをVCO用の滑らかな制御電圧へと変換する役割を担います。

ループフィルタの帯域幅は、ジター減衰、リファレンススパー抑圧、ロック時間の3つの重要な性能指標を決定します。帯域幅を広くする（例：500 kHz）と、VCOの位相ノイズをより積極的に減衰させますが、リファレンススパーは通過させてしまいます。帯域幅を狭くする（例：30 kHz）と、リファレンススパーを40 dB多く抑圧できますが、ロック時間は200 µsから4 msに延び、VCOの位相ノイズの減衰効果は低下します。設計目標は、特定のアプリケーションに応じてこれら3つの指標のバランスを取る帯域幅を設定することです。

reading penでは、PLLに2つの故障モードがあります。1つ目は、リファレンススパーがオーディオ帯域に漏れ込み、クリック・ポップ音アーティファクトを生じさせるモードです。リファレンススパーはPFD比較周波数（通常1 MHz〜5 MHz）で発生し、その周波数の信号がループフィルタを透過すると、VCO出力のサイドバンドとして現れます。2つ目は、温度過渡時にPLLがアンロックするモードで、-10 °Cから+25 °Cへのコールドスタート時にVCO制御電圧がオーバーシュートしてロックを失います。ループフィルタの位相余裕（通常50°〜70°）が、温度過渡時にアンロックせずに乗り切れるかどうかを決定します。

2. 3つのループフィルタ構成

11 SKU全体にわたり、3つのループフィルタ構成を使用しています。1つ目は、B1、B2、P2で使用されるMCU内蔵の2次RCフィルタです。2つ目は、F8、K7、KF1、Q6、Q8で使用される外付け3次RCフィルタです。3つ目は、L5およびT2で使用される外付け4次アクティブフィルタです。Y6はループフィルタが不要なVCTCXOを使用しています。

2次RCフィルタは、直列抵抗(R1)とグランドへのコンデンサ(C1)で構成され、必要に応じて並列に2つ目のコンデンサ(C2)を追加します。伝達関数は1つのポール(RCコーナー)と1つのゼロ(R1/C1比で設定)を持ちます。帯域幅は概算で 1 / (2π × R1 × C1) となるので、4.7 kΩの抵抗と220 pFのコンデンサでは約154 kHzになります。位相マージンは概算で50°〜55°であり、温度範囲全体での安定動作としては限定的です。

3次RCフィルタは、1段目の後に2段目のRC段(R2およびC2)を追加します。2段目は1段目より高い周波数(通常は1段目の5〜10倍)にポールを追加し、ループの安定性に影響を与えずに1段目より上のリファレンススパーを減衰させます。3次フィルタは、部品選定がより複雑になる代わりに、2次フィルタよりもリファレンススパー抑圧が20 dB向上します。

4次アクティブフィルタは、RC段の間にオペアンプバッファを配置し、2段目のRC段へ低インピーダンス駆動を提供します。このオペアンプは2段目のRC段が1段目に与える負荷効果をなくして、各ポールを独立に調整できるようにします。4次フィルタは、2次フィルタよりもリファレンススパー抑圧が30 dB向上し、位相マージンも50°に対して65°と広がりますが、BOMコストが0.42米ドル増加します。

ご購入者向けヒント: 高音質SNR(≥96 dB)が必要なオーディオブック用途や、長距離BLE通信(≥12 m)が必要な用途向けにプライベートラベル製品を発注される場合、外付け3次ループフィルタ搭載のSiT8208 PLLをご指定ください。0.86米ドルのBOMアップリフトは、出荷開始から最初の800台で音声不良の削減により回収できます。

3. 各SKUのループ帯域幅の算出

ループ帯域幅は3つの式から算出します。1つ目の式は、帯域幅、PFD周波数、ダンピングファクタの関係です。帯域幅は概算で PFD周波数 / (2π × ダンピングファクタ) です。2つ目の式は、ダンピングファクタとチャージポンプ電流の関係です。ダンピングファクタは概算で (R1 × Icp) / (N × Kvco) です。ここでR1はループフィルタ抵抗、Icpはチャージポンプ電流、Nはフィードバック分周比、KvcoはVCOゲインです。3つ目の式は、C1と固有振動数の関係です。C1は概算で (Icp × Kvco) / (R1 × ωn² × N) です。

F8のSiT8208では、PFD周波数は1 MHz(26 MHzリファレンスを26分周)、チャージポンプ電流は1.2 mA、VCOゲインは80 MHz/V、フィードバック分周比は1(PLL逓倍1×)です。目標ダンピングファクタは1.0(臨界減衰)で、固有振動数は100 kHz、ループ帯域幅は約100 kHzになります。R1は4.7 kΩ、C1は2.2 nFで、1段目のポールは15.4 kHzです。R2は1.2 kΩ、C2は220 pFで、2段目のポールは600 kHzです。

L5のSiT95201では、PFD周波数は4 MHz(48 MHzリファレンスを12分周)、チャージポンプ電流は2.4 mA、VCOゲインは60 MHz/V、フィードバック分周比は1です。目標ダンピングファクタは0.9(やや不足減衰)で、4次アクティブフィルタにより固有振動数は200 kHz、ループ帯域幅は80 kHzになります。オペアンプは低消費・低ノイズのOPA369で、ユニットあたり0.32米ドルです。

4. トポロジー別部品選定

B1、B2、P2の2次RCフィルタは、4.7 kΩ 0402抵抗(Yageo RC0402FR-074K7L)と220 pF 0402 X7Rコンデンサ(Murata GRM1555C1H221JA01D)を使用します。部品単価は1セットあたり$0.012、DC許容差は合計±5%で、PLLは問題なく許容します。

F8、K7、KF1、Q6、Q8の3次RCフィルタは、4.7 kΩ + 1.2 kΩの抵抗ペア(Yageo 0402を2個)と2.2 nF + 220 pFのコンデンサペア(Murata X7R 0402)を使用します。部品単価は1セットあたり$0.024、許容差は合計±5%です。

L5とT2の4次アクティブフィルタは、2組の0402 RCペアと5ピンSOT-23パッケージのOPA369オペアンプを使用します。オペアンプは1段目と2段目のRC間にユニティゲインブッファリングを提供します。部品単価は1セットあたり$0.42、許容差は合計±2%です。

2026年第1四半期の3次フィルタ部品に関する代表的なAVL調査では、Yageo製4.7 kΩ抵抗の着陸価格は$0.0028(Vishayによるデュアルソース)、Yageo製1.2 kΩ抵抗の着陸価格は$0.0028(Stackpoleによるデュアルソース)、Murata製2.2 nF X7Rコンデンサの着陸価格は$0.012(Samsungによるデュアルソース)、Murata製220 pF X7Rコンデンサの着陸価格は$0.008(TDKによるデュアルソース)を示しています。3次フィルタBOMの合計は1セットあたり$0.025です。

5. ロック時間の検討

ロック時間はループ帯域幅に反比例します。200 kHzでは200 µs、100 kHzでは700 µs、60 kHzでは4 msでロックします。読み上げペンのファームウェアは電源投入時に最大1 msまで許容します。ブートローダーは最初の50 ms間、固定24 MHzで動作するためです。ただし、BLEチャネルホッピング中の4 msは許容されず、ミスしたパケットにより接続が切断されます。

F8およびQ6の中位ループは100 kHzで動作し、ロック時間は700 µsで、1 ms閾値を十分に下回ります。L5およびT2のプレミアムループは60〜80 kHzで動作し、ロック時間は1.2〜1.6 msです。そのため、ロック中は帯域幅を500 kHzに切り替え、ロック後は80 kHzに戻すファストロック回路を備え、ホップ中は200 µsを達成します。

6. PLLループフィルタのPCBレイアウトルール

PLLがクリーンにロックするかリンギングするかを左右する5つのレイアウトルールがあります。(1) ループフィルタはPLL ICの5 mm以内に配置する必要があります。(2) ループフィルタのグラウンドは、共有グラウンドプレーンではなく、PLL ICのグラウンドピンに直接接続する必要があります。(3) ループフィルタの入力トレースは、両側をグラウンドトレースでガードする必要があります。(4) デジタル信号はループフィルタのトレースから3 mm以内を横切ってはいけません。(5) VCOの電源は、VCO電源ピンの2 mm以内に100 nF + 10 µFのコンデンサペアでデカップリングする必要があります。

最も多い障害モード(フィールドリターンの32%、2025年実績)は、ループフィルタがPLLのアナロググラウンドピンではなく、共有のデジタルグラウンドプレーンに接続されていたケースでした。共有グラウンドにより、VCO制御電圧に4 mVのデジタルスイッチングノイズが混入し、出力周波数を24 kHzのPFDレートで変調しました。修正方法は、PLLのアナロググラウンドピンのみをループフィルタリングの唯一のグラウンド基準とするスターグラウンドトポロジーを使用することです。

2番目に多い障害モード(フィールドリターンの18%)は、ループフィルタのコンデンサがX7RではなくY5V誘電体に置き換えられていたケースです。Y5Vは-10°Cで60%の容量損失があり、PLL帯域幅を100 kHzから240 kHzにシフトさせ、リファレンススパーの通過を許容しました。修正方法は、部品番号管理を通じてX7R誘電体を徹底することです。

7. PLL安定性の可視化

8. PLL故障モードとコストトレードオフ

PLLループフィルタに起因するフィールド故障モードが3つあります。1つ目はリファレンススパーがオーディオコーデックに漏れ込むことによるクリックポップ音で、ループフィルタ設計修正後にKF1の発生率は1.2%から0.04%に低下しました。2つ目はチャネルホッピング時のBLE接続断で、SiT8208への移行によりQ8のドロップ率は0.6%から0.06%に低下しました。3つ目はロックタイムが1 msを超えることによる起動ミスで、高速ロック回路の追加によりL5のミス率は0.4%から0.04%に低下しました。

コストと利益率のトレードオフが、当社SKUセレクタツールの基本原理です。OIDブックリーダー向けには、MCU内蔵2次フィルタ搭載のB1、B2、P2を推奨しています。有声書アプリ向けにはSiT8208搭載のF8またはQ6を、プレミアムOEM案件向けにはO1、T2、Y6を提案します。カスタムPLL帯域はリードタイム14週間、MOQ 3,000台が必要です。

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