Destinatari: Leader di ingegneria hardware e ingegneri di integrità del segnale che selezionano la sorgente di clock, il buffer fanout e la topologia di distribuzione per un MCU di penna lettore. Secondario: architetti firmware OEM che devono stimare la tempistica di lettura worst-case della memoria SPI flash in un envelope di jitter rigoroso.
Un distributore brasiliano ha restituito 220 unità del P2 all'inizio del 2025 con un sintomo che chiamiamo "stutter replay": la traccia audio saltava 80 ms ogni 5 secondi durante la riproduzione di libri OID. Abbiamo prelevato sei unità, collegato un oscilloscopio LeCroy WaveRunner 840zi con modulo di analisi del rumore di fase all'uscita di riferimento a 32.768 kHz del sensore OID, e misurato un jitter ciclo-ciclo di 1.4 ns picco-picco invece del valore target di 200 ps. Causa principale: un singolo cristallo a 32.768 kHz con tolleranza di 50 ppm che alimenta l'intero clock tree attraverso una catena di tre divisori. La migrazione a un cristallo ECS-.327-12.5 (12.5 pF di carico, tolleranza 25 ppm) più un pulitore di jitter PLL SiTime SiT8208 ha ridotto il jitter ciclo-ciclo a 78 ps ed eliminato il ritorno sul campo. Ogni penna lettore (B1, B2, F8, K7, KF1, L5, P2, Q6, Q8, T2, Y6) richiede una strategia di distribuzione del clock specifica, e questa guida illustra la topologia, il budget di jitter e le scelte dei componenti che mantengono il margine di temporizzazione nel budget.
1. Perché la progettazione del Clock Tree è importante su una Penna Lettore
Il clock tree su una penna lettore distribuisce gli edge di temporizzazione da una singola sorgente (tipicamente un cristallo da 24 MHz o 26 MHz) a ogni sottosistema digitale: il sensore OID, la memoria SPI flash, il codec audio, il radio BLE e il core MCU. Ciascun carico riceve un edge in momenti leggermente diversi perché la traccia di distribuzione ha un ritardo di propagazione finito e discontinuità di impedenza. La differenza tra l'arrivo dell'edge più precoce e quello più tardivo è chiamata clock skew, e la variazione ciclo-ciclo di tale differenza è chiamata jitter.
Il sensore OID su una penna lettore legge una parola dati parallela a 16 bit ogni 1 ms, e i dati vengono campionati sul fronte di salita di un clock distribuito a 50 MHz. Con un clock a 50 MHz, il periodo del bit è 20 ns. Il tempo minimo di setup-and-hold per il latch dei dati del sensore OID è 4 ns, quindi il margine di temporizzazione disponibile è 16 ns. Allocchiamo 6 ns per il setup, 4 ns per l'hold, lasciando 6 ns per jitter, skew e deriva combinati. Il budget per il solo clock jitter è 200 ps picco-picco, circa l'1% del periodo del bit.
Sul percorso di lettura della SPI flash, il clock funziona a 80 MHz sugli SKU premium e a 40 MHz sugli SKU economy. A 80 MHz il periodo del bit è 12.5 ns, e il tempo di setup-and-hold della flash è 2 ns, lasciando 10.5 ns di margine. Allocchiamo 4 ns per il tempo di volo sul PCB e 2 ns per il jitter, lasciando 4.5 ns di margine di sicurezza. Il budget di jitter di 200 ps viene applicato attraverso una combinazione di selezione del cristallo, larghezza di banda del loop PLL e matching della lunghezza delle tracce.
| SKU | Frequenza clock principale | Clock SPI max | Clock BLE | Budget jitter | Margine di sicurezza |
|---|---|---|---|---|---|
| B1 | 24 MHz | 40 MHz | n/d | 200 ps pk-pk | 4.0 ns |
| B2 | 24 MHz | 40 MHz | n/d | 200 ps pk-pk | 4.0 ns |
| F8 | 26 MHz | 80 MHz | 32 MHz TCXO | 180 ps pk-pk | 2.5 ns |
| K7 | 26 MHz | 80 MHz | 32 MHz TCXO | 180 ps pk-pk | 2.5 ns |
| KF1 | 26 MHz | 80 MHz | 32 MHz TCXO | 180 ps pk-pk | 2.5 ns |
| L5 | 48 MHz | 80 MHz | 38.4 MHz TCXO | 150 ps pk-pk | 2.5 ns |
| P2 | 24 MHz | 40 MHz | n/d | 200 ps pk-pk | 4.0 ns |
| Q6 | 26 MHz | 80 MHz | 32 MHz TCXO | 180 ps pk-pk | 2,5 ns |
| Q8 | 26 MHz | 80 MHz | TCXO 32 MHz | 180 ps picco-picco | 2,5 ns |
| T2 | 48 MHz | 80 MHz | VCTCXO 38,4 MHz | 120 ps picco-picco | 1,8 ns |
| Y6 | 48 MHz | 80 MHz | VCTCXO 38,4 MHz | 120 ps picco-picco | 1,8 ns |
2. Le Tre Topologie di Clock-Tree
Utilizziamo tre topologie di clock-tree per gli 11 SKU. La topologia economy (B1, B2, P2) alimenta il clock direttamente dall'uscita dell'oscillatore a cristallo attraverso il PLL interno del MCU, senza buffer fanout esterno. La topologia di fascia media (F8, K7, KF1, Q6, Q8) aggiunge un buffer fanout esterno 1:2 (un'uscita verso il MCU, una verso il radio BLE). La topologia premium (L5, T2, Y6) utilizza un buffer fanout 1:4 (MCU, radio BLE, codec audio e DSP).
La topologia economy utilizza un cristallo di quarzo ECS-.327-12.5 con tolleranza di 25 ppm e carico di 12,5 pF. Il cristallo alimenta il PLL interno del MCU, che moltiplica a 192 MHz per il core e 24 MHz per il sensore OID. Il costo totale è di 0,18 $ per unità, tutto interno al MCU. Il compromesso è che qualsiasi variazione di carico sul cristallo (come la registrazione del radio BLE come carico) trascina la frequenza di 1,5 ppm per mA di variazione di carico.
La topologia di fascia media utilizza lo stesso cristallo ECS che alimenta un pulitore di jitter PLL esterno SiTime SiT8208. Il PLL genera un riferimento a 26 MHz che viene inviato a un buffer fanout 1:2 CDCLVC1102. Il buffer fanout fornisce due uscite con jitter additivo RMS di 0,05 ps e jitter ciclo-su-ciclo picco-picco di 60 ps. Il costo totale è di 1,42 $ per unità, un aumento BOM di 1,24 $ rispetto alla topologia economy. Il compromesso è che il costo BOM viene compensato dalla capacità di far funzionare la flash SPI a 80 MHz invece di 40 MHz, riducendo il tempo di boot da 1,4 secondi a 0,7 secondi.
La topologia premium utilizza un cristallo ECS-.480-12-25B a 48 MHz più un PLL SiTime SiT95201 con rumore di fase di 0,5 ps RMS, più un buffer fanout 1:4 CDCLVC1104. Il buffer fanout fornisce quattro uscite con jitter additivo RMS di 0,04 ps e jitter ciclo-su-ciclo picco-picco di 50 ps. Il costo totale è di 3,18 $ per unità, un aumento BOM di 1,76 $ rispetto alla fascia media. Il compromesso è che il costo BOM viene compensato dalla capacità di far funzionare il codec audio a 96 kHz (rispetto a 48 kHz), migliorando l'SNR audio di 6 dB e la portata BLE di altri 1,2 m.
Consiglio per l'acquirente: Quando ordinate una build a marchio privato per un'applicazione di audiolibri che richiede riproduzione audio a 96 kHz o tethering BLE a un tablet scolastico, specificate la topologia di fascia media con il PLL SiT8208. L'aumento BOM di 1,24 $ per unità viene recuperato entro i primi 500 pezzi spediti attraverso resi sul campo ridotti e tempi di boot più rapidi.
3. Allocazione del Budget di Jitter
Il budget di jitter picco-picco di 200 ps è allocato su quattro contributori: jitter del cristallo (40 ps), jitter del PLL (60 ps), jitter di skew delle tracce (40 ps) e jitter indotto da EMI (60 ps). Ogni contributore è caratterizzato in produzione e testato individualmente.
Il jitter del cristallo è determinato dal fattore Q caricato del cristallo e dal livello di pilotaggio. Per l'ECS-.327-12.5, il Q caricato a 12,5 pF è 18.000, con un piano di rumore di fase di -148 dBc/Hz a 1 kHz di offset. Il jitter RMS integrato da 12 kHz a 20 MHz è 0,3 ps, dando 40 ps picco-picco a 13-sigma (caso peggiore estremo) o 8 ps a 3-sigma (tipico).
Il jitter del PLL è determinato dalla larghezza di banda del loop PLL e dal rumore di fase del VCO. Per l'SiT8208 a 26 MHz in uscita, con una larghezza di banda del loop di 100 kHz, il jitter RMS integrato è 1,2 ps, dando 60 ps picco-picco a 13-sigma. Il filtro del loop PLL è una rete RC del terzo ordine con cutoff a 100 kHz, fornendo 60 dB di attenuazione a 10 MHz di offset.
Il jitter di skew delle tracce è determinato dalla differenza di lunghezza delle tracce sulle tracce di distribuzione del clock. Manteniamo tutte le tracce del clock entro 1 mm l'una dall'altra, il che dà un budget di skew di 7 ps a 6 ps/ns di ritardo di propagazione. Moltiplicato per 4 domini di clock e 50 ps totali di skew dà 40 ps picco-picco.
Il jitter indotto da EMI è l'accoppiamento residuo del rumore di commutazione nelle tracce del clock. Abbiamo misurato 60 ps picco-picco di jitter EMI su un tipico PCB a 2 strati e 22 ps su un PCB a 4 strati. Abbiamo allocato 60 ps per coprire il caso peggiore degli SKU economy a 2 strati.
| Contributore jitter | Economy | Fascia media | Premium |
|---|---|---|---|
| Cristallo | 40 ps | 30 ps | 20 ps |
| PLL | 60 ps | 40 ps | 25 ps |
| Skew tracce | 40 ps | 30 ps | 20 ps |
| Indotto da EMI | 60 ps | 25 ps | 12 ps |
| Totale (RSS) | 96 ps | 64 ps | 39 ps |
| Picco-picco (×2) | 192 ps | 128 ps | 78 ps |
| Budget | 200 ps | 180 ps | 120 ps |
| Margine | 4% | 29% | 35% |
4. Selezione del cristallo per livello SKU
Il cristallo è il riferimento primario per l'intero albero del clock e la scelta dipende dal livello SKU. Gli SKU economici utilizzano un cristallo al quarzo ECS-.327-12.5 in un package SMD da 3,2 mm × 2,5 mm con tolleranza di 25 ppm e capacitanza di carico di 12,5 pF. Il cristallo costa $0,18 per unità a volumi di 50.000 unità e ha un tasso di invecchiamento di 1 ppm all'anno.
Gli SKU di fascia media utilizzano l'ECS-.327-12.5 più un PLL SiTime SiT8208 in un package QFN da 2,5 mm × 2,0 mm. Il PLL ha un floor di rumore di fase di 0,5 ps RMS e supporta la sintesi frazionaria-N, permettendo al riferimento di 24 MHz o 26 MHz di essere moltiplicato per qualsiasi frequenza di uscita da 1 MHz a 80 MHz. Il costo combinato è di $1,42 per unità.
Gli SKU premium utilizzano un cristallo TXC 7M-48.000MEEQ-T più un VCTCXO (TCXO a controllo di tensione) SiTime SiT95201. Il TCXO ha una stabilità termica di 0,5 ppm da -40 °C a +85 °C, rispetto ai 25 ppm del cristallo nudo. Il TCXO è richiesto perché la frequenza di campionamento a 96 kHz del codec audio non può tollerare derive di frequenza superiori a 2 ppm. Il costo combinato è di $3,18 per unità.
Un'indagine BOM rappresentativa del Q1 2026 mostra cristalli di fascia media approvvigionati da ECS Inc. a $1,42 landed e TCXO premium approvvigionati da SiTime a $3,18 landed, con entrambe le parti dual-sourced attraverso TXC e Abracon come alternati.
5. Regole di layout PCB per l'albero del clock
Cinque regole di layout determinano se le prestazioni misurate dell'albero del clock corrispondono alla simulazione.
La prima regola è la continuità del piano di riferimento. Ogni traccia di clock deve avere un piano di massa continuo al di sotto. Una discontinuità nel piano di massa al di sotto di una traccia di clock aggiunge 8 nH di induttanza e degrada l'impedenza della traccia da 50 ohm a 70 ohm, causando riflessioni che si manifestano come jitter.
La seconda regola è la corrispondenza della lunghezza delle tracce. Tutte le tracce del clock dal buffer di fanout devono essere corrispondenti in lunghezza entro 1 mm. Utilizziamo un routing serpentino sulle tracce più lunghe per abbinare la lunghezza. La tolleranza di 1 mm corrisponde a 7 ps di skew.
La terza regola è il numero di vie. Ogni uscita del buffer di fanout deve connettersi al pin di carico attraverso due vie di stitching entro 2 mm. Due vie per pin riducono l'induttanza delle vie da 1,2 nH a 0,4 nH e riducono il contributo di jitter delle vie del 60%.
La quarta regola è la traccia di guardia. Ogni traccia del clock deve essere protetta da tracce di massa su entrambi i lati, con le tracce di guardia stitched al piano di massa ogni 5 mm. Le tracce di guardia riducono l'accoppiamento EMI di 12 dB.
La quinta regola è la prossimità del cristallo. Il cristallo deve essere entro 5 mm dal pin di ingresso del MCU o del PLL. Il limite di 5 mm corrisponde a 35 ps di ritardo di propagazione. Un cristallo posizionato a più di 5 mm aggiunge jitter proporzionale alla distanza.
6. Misurazione del jitter sulla linea di produzione
Ogni lotto di produzione viene testato per il jitter del clock utilizzando un oscilloscopio Tektronix TDS6154C con larghezza di banda di 12 GHz e un modulo di analisi del rumore di fase. Il test richiede 18 secondi per unità e viene eseguito sul 100% delle unità. Il criterio di passaggio è un jitter ciclo-ciclo inferiore a 200 ps per gli SKU economici e inferiore a 150 ps per gli SKU premium.
Il pattern di test è un clock continuo a 50 MHz generato dalla modalità di test del firmware. L'oscilloscopio acquisisce 10 milioni di cicli consecutivi e calcola il jitter ciclo-ciclo utilizzando un algoritmo basato su istogramma. Il jitter peak-to-peak è la differenza tra il percentile 99,999 e il percentile 0,001 della distribuzione ciclo-ciclo.
Nel 2025, il test di jitter ha intercettato lo 0,6% delle unità. I guasti più comuni: pad del cristallo sporchi (0,3%), condensatore di carico errato (0,2%), unlock del PLL (0,1%). Ogni modalità di guasto ha una procedura di rework specifica e un adesivo name-plate per la tracciabilità.
| SKU | Criterio di passaggio jitter | Tempo di test | Impatto sulla resa |
|---|---|---|---|
| B1 | 200 ps picco-picco | 18 s | 0,4% scarto |
| B2 | 200 ps picco-picco | 18 s | 0,4% scarto |
| F8 | 180 ps picco-picco | 22 s | 0,5% scarto |
| K7 | 180 ps picco-picco | 22 s | 0,5% scarto |
| KF1 | 180 ps picco-picco | 22 s | 0,5% scarto |
| L5 | 150 ps picco-picco | 24 s | 0,6% scarto |
| P2 | 200 ps picco-picco | 18 s | 0,4% scarto |
| Q6 | 180 ps picco-picco | 22 s | 0,5% scarto |
| Q8 | 180 ps picco-picco | 22 s | 0,5% scarti |
| T2 | 120 ps picco-picco | 28 s | 0,7% scarti |
| Y6 | 120 ps picco-picco | 28 s | 0,7% scarti |
7. Visualizzazione dell'albero del clock tra gli SKU
8. Guasti sul campo indotti dall'albero del clock e compromesso costi-margini
Tre modalità di guasto sul campo derivano da un progetto inadeguato dell'albero del clock su una penna di lettura. La prima è il balbettio audio quando il jitter supera 1 ns picco-picco; il tasso di balbettio P2 è sceso da 0,8% a 0,04% dopo la migrazione del cristallo ECS + PLL. La seconda è l'errore di lettura flash SPI quando il jitter supera 200 ps; il tasso di errore di lettura Q6 è sceso da 0,6% a 0,06% dopo la migrazione del PLL SiT8208. La terza è la disconnessione BLE quando il jitter supera 180 ps; il tasso di disconnessione F8 è sceso da 0,4% a 0,04% dopo la migrazione del fanout CDCLVC1102.
Il compromesso costi-margini guida il nostro strumento di selezione SKU. Per i lettori di libri OID tipici lo strumento consiglia B1 o B2 con topologia economy; per le applicazioni di audiolibri consiglia Q6 con topologia mid-tier; per i programmi OEM premium consiglia L5 o Y6 con topologia premium. Gli obiettivi di jitter personalizzati richiedono un lead time di 12 settimane e un MOQ di 3.000 unità.
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