Conceção da árvore de relógio e orçamento de jitter da caneta de leitura: cumprir 200 ps em 11 SKUs

Público-alvo: Responsáveis de engenharia de hardware e engenheiros de integridade de sinal que selecionam a fonte de relógio, o buffer de fanout e a topologia de distribuição para o MCU de uma caneta de leitura. Secundário: arquitetos de firmware OEM que precisam estimar o tempo de leitura SPI da flash no pior caso sob uma margem de jitter apertada.

Um distribuidor brasileiro devolveu 220 unidades do P2 no início de 2025 com um sintoma que chamamos de "reprodução entrecortada": a faixa de áudio saltava 80 ms a cada 5 segundos durante a leitura de livros OID. Retirámos seis unidades, ligámos um osciloscópio LeCroy WaveRunner 840zi com módulo de análise de ruído de fase à saída de referência de 32,768 kHz do sensor OID e medimos um jitter cycle-to-cycle de 1,4 ns pico a pico em vez do objetivo de 200 ps. Causa raiz: um único cristal de 32,768 kHz com tolerância de 50 ppm a alimentar toda a árvore de relógios através de uma cadeia de três divisores. A migração para um cristal ECS-.327-12.5 (carga de 12,5 pF, tolerância de 25 ppm) mais um limpador de jitter PLL SiTime SiT8208 reduziu o jitter cycle-to-cycle para 78 ps e eliminou a devolução de campo. Cada caneta de leitura (B1, B2, F8, K7, KF1, L5, P2, Q6, Q8, T2, Y6) requer uma estratégia específica de distribuição de relógio, e este guia percorre a topologia, o orçamento de jitter e as escolhas de componentes que mantêm a margem de temporização dentro do orçamento.

1. Porque é que a conceção da árvore de relógios é importante numa caneta de leitura

A árvore de relógios numa caneta de leitura distribui as arestas de temporização a partir de uma única fonte (tipicamente um cristal de 24 MHz ou 26 MHz) para cada subsistema digital: o sensor OID, a flash SPI, o codec de áudio, o rádio BLE e o núcleo do MCU. Cada carga consome uma aresta em momentos ligeiramente diferentes porque a pista de distribuição tem um atraso de propagação finito e descontinuidades de impedância. A diferença entre a chegada da aresta mais cedo e da mais tarde chama-se skew de relógio, e a variação cycle-to-cycle dessa diferença chama-se jitter.

O sensor OID numa caneta de leitura lê uma palavra de dados paralela de 16 bits a cada 1 ms, e os dados são latchados na aresta de subida de um relógio distribuído de 50 MHz. Com um relógio de 50 MHz, o período de bit é de 20 ns. O tempo mínimo de setup-and-hold para o latch de dados do sensor OID é de 4 ns, pelo que a margem de temporização disponível é de 16 ns. Alocamos 6 ns para setup, 4 ns para hold, restando 6 ns para jitter, skew e drift combinados. O orçamento apenas para o jitter de relógio é de 200 ps pico a pico, aproximadamente 1% do período de bit.

No caminho de leitura da flash SPI, o relógio corre a 80 MHz nos SKU premium e a 40 MHz nos SKU económicos. A 80 MHz, o período de bit é de 12,5 ns, e o setup-and-hold da flash é de 2 ns, restando 10,5 ns de margem. Alocamos 4 ns para o tempo de voo no PCB e 2 ns para jitter, restando 4,5 ns de banda de guarda. O orçamento de jitter de 200 ps é assegurado através de uma combinação de seleção de cristal, largura de banda do loop PLL e correspondência de comprimento das pistas.

2. As Três Topologias de Árvore de Relógio

Utilizamos três topologias de árvore de relógio nos 11 SKUs. A topologia económica (B1, B2, P2) alimenta o relógio diretamente a partir da saída do oscilador de cristal através do PLL interno do MCU, sem buffer de distribuição externo. A topologia intermédia (F8, K7, KF1, Q6, Q8) adiciona um buffer de distribuição externo 1:2 (uma saída para o MCU, outra para o rádio BLE). A topologia premium (L5, T2, Y6) utiliza um buffer de distribuição 1:4 (MCU, rádio BLE, codec de áudio e DSP).

A topologia económica utiliza um cristal de quartzo ECS-.327-12.5 com tolerância de 25 ppm e carga de 12,5 pF. O cristal alimenta o PLL interno do MCU, que multiplica para 192 MHz para o núcleo e 24 MHz para o sensor OID. O custo total é de 0,18 $ por unidade, totalmente interno ao MCU. A contrapartida é que qualquer alteração de carga no cristal (como o rádio BLE registar-se como carga) puxa a frequência em 1,5 ppm por mA de variação de carga.

A topologia intermédia utiliza o mesmo cristal ECS a alimentar um PLL de limpeza de jitter SiTime SiT8208 externo. O PLL gera uma referência de 26 MHz que alimenta um buffer de distribuição 1:2 CDCLVC1102. O buffer de distribuição fornece duas saídas com jitter aditivo RMS de 0,05 ps e jitter ciclo-a-ciclo pico a pico de 60 ps. O custo total é de 1,42 $ por unidade, um aumento de BOM de 1,24 $ face à topologia económica. A contrapartida é que o custo do BOM é compensado pela possibilidade de operar a flash SPI a 80 MHz em vez de 40 MHz, o que reduz o tempo de arranque de 1,4 segundos para 0,7 segundos.

A topologia premium utiliza um cristal ECS-.480-12-25B de 48 MHz, além de um PLL SiTime SiT95201 com ruído de fase RMS de 0,5 ps e um buffer de distribuição 1:4 CDCLVC1104. O buffer de distribuição fornece quatro saídas com jitter aditivo RMS de 0,04 ps e jitter ciclo-a-ciclo pico a pico de 50 ps. O custo total é de 3,18 $ por unidade, um aumento de BOM de 1,76 $ face à topologia intermédia. A contrapartida é que o custo do BOM é compensado pela possibilidade de operar o codec de áudio com amostragem a 96 kHz (face a 48 kHz), melhorando a SNR de áudio em 6 dB e o alcance BLE em mais 1,2 m.

Dica para o comprador: Quando encomendar uma versão de marca própria para uma aplicação de audiolivros que exija reprodução de áudio a 96 kHz ou tethering BLE para um tablet escolar, especifique a topologia intermédia com o PLL SiT8208. O aumento de 1,24 $ no BOM por unidade é recuperado nas primeiras 500 unidades enviadas, através da redução de devoluções em campo e de tempos de arranque mais rápidos.

3. Alocação do Orçamento de Jitter

O orçamento de jitter pico a pico de 200 ps é alocado por quatro contribuidores: jitter do cristal (40 ps), jitter do PLL (60 ps), jitter de desvio de pista (40 ps) e jitter induzido por EMI (60 ps). Cada contribuidor é caracterizado em produção e testado individualmente.

O jitter do cristal é determinado pelo fator Q carregado do cristal e pelo nível de excitação. Para o ECS-.327-12.5, o Q carregado a 12,5 pF é de 18 000, dando um piso de ruído de fase de -148 dBc/Hz a 1 kHz de offset. O jitter RMS integrado de 12 kHz a 20 MHz é de 0,3 ps, resultando em 40 ps pico a pico a 13 sigma (pior caso extremo) ou 8 ps a 3 sigma (típico).

O jitter do PLL é determinado pela largura de banda do loop do PLL e pelo ruído de fase do VCO. Para o SiT8208 com saída de 26 MHz e largura de banda de loop de 100 kHz, o jitter RMS integrado é de 1,2 ps, dando 60 ps pico a pico a 13 sigma. O filtro de loop do PLL é uma rede RC de terceira ordem com corte a 100 kHz, fornecendo 60 dB de atenuação a 10 MHz de offset.

O jitter de desvio de pista é determinado pelo desvio de comprimento de pista nas pistas de distribuição do relógio. Mantemos todas as pistas de relógio com diferença inferior a 1 mm entre si, o que dá um orçamento de desvio de 7 ps a um atraso de propagação de 6 ps/ns. Multiplicado por 4 domínios de relógio e 50 ps de desvio total, obtêm-se 40 ps pico a pico.

O jitter induzido por EMI é o acoplamento residual do ruído de comutação nas pistas de relógio. Medimos 60 ps pico a pico de jitter EMI numa PCB típica de 2 camadas e 22 ps numa PCB de 4 camadas. Alocámos 60 ps para cobrir o pior caso dos SKUs económicos de 2 camadas.

4. Seleção do Cristal por Nível de SKU

O cristal é a referência primária para toda a árvore de relógio, e a escolha depende do nível do SKU. Os SKUs económicos recorrem a um cristal de quartzo ECS-.327-12.5 em encapsulamento SMD de 3,2 mm × 2,5 mm, com tolerância de 25 ppm e capacitância de carga de 12,5 pF. O cristal fica a $0,18 por unidade em volumes de 50 000 unidades e tem uma taxa de envelhecimento de 1 ppm por ano.

Os SKUs de gama média usam o ECS-.327-12.5 em conjunto com um PLL SiTime SiT8208 em encapsulamento QFN de 2,5 mm × 2,0 mm. O PLL tem um piso de ruído de fase de 0,5 ps RMS e suporta síntese fractional-N, permitindo que a referência de 24 MHz ou 26 MHz seja multiplicada para qualquer frequência de saída entre 1 MHz e 80 MHz. O custo combinado é de $1,42 por unidade.

Os SKUs premium usam um cristal TXC 7M-48.000MEEQ-T em conjunto com um VCTCXO (TCXO controlado por tensão) SiTime SiT95201. O TCXO oferece estabilidade de temperatura de 0,5 ppm entre -40 °C e +85 °C, em comparação com 25 ppm do cristal isolado. O TCXO é necessário porque a taxa de amostragem de 96 kHz do codec de áudio não tolera desvios de frequência superiores a 2 ppm. O custo combinado é de $3,18 por unidade.

Um levantamento de BOM representativo do 1.º trimestre de 2026 mostra cristais de gama média fornecidos pela ECS Inc. a $1,42 landed e TCXOs premium fornecidos pela SiTime a $3,18 landed, com ambas as peças com duplo sourcing através da TXC e da Abracon como alternativas.

5. Regras de Layout de PCB para a Árvore de Relógio

Cinco regras de layout determinam se o desempenho medido da árvore de relógio corresponde à simulação.

A primeira regra é a continuidade do plano de referência. Cada trilha de relógio deve ter um plano de massa contínuo por baixo. Uma divisão no plano de massa sob uma trilha de relógio acrescenta 8 nH de indutância e degrada a impedância da trilha de 50 Ω para 70 Ω, provocando reflexões que se manifestam como jitter.

A segunda regra é o casamento do comprimento das trilhas. Todas as trilhas de relógio a partir do buffer de fanout devem ter comprimentos casados dentro de 1 mm. Utilizamos roteamento em serpentina nas trilhas mais compridas para igualar o comprimento. A tolerância de 1 mm corresponde a 7 ps de skew.

A terceira regra é a quantidade de vias. Cada saída do buffer de fanout deve ligar-se ao pino da carga através de duas vias de stitching num raio de 2 mm. Duas vias por pino reduzem a indutância da via de 1,2 nH para 0,4 nH e diminuem a contribuição de jitter das vias em 60%.

A quarta regra é a trilha de guarda. Cada trilha de relógio deve ser guardada por trilhas de massa em ambos os lados, com as trilhas de guarda stitched ao plano de massa a cada 5 mm. As trilhas de guarda reduzem o acoplamento EMI em 12 dB.

A quinta regra é a proximidade do cristal. O cristal deve estar a menos de 5 mm do pino de entrada do MCU ou do PLL. O limite de 5 mm corresponde a 35 ps de atraso de propagação. Um cristal colocado a mais de 5 mm acrescenta jitter proporcional à distância.

6. Medição de Jitter na Linha de Produção

Cada lote de produção é testado quanto ao jitter de relógio utilizando um osciloscópio Tektronix TDS6154C com 12 GHz de largura de banda e um módulo de análise de ruído de fase. O teste demora 18 segundos por unidade e é executado em 100% das unidades. O critério de aprovação é jitter cycle-to-cycle inferior a 200 ps para os SKUs económicos e inferior a 150 ps para os SKUs premium.

O padrão de teste é uma saída de relógio contínua a 50 MHz gerada pelo modo de teste do firmware. O osciloscópio captura 10 milhões de ciclos consecutivos e calcula o jitter cycle-to-cycle através de um algoritmo baseado em histograma. O jitter pico-a-pico é a diferença entre o percentil 99,999 e o percentil 0,001 da distribuição cycle-to-cycle.

Em 2025, o teste de jitter detetou 0,6% das unidades. As falhas mais comuns: pads do cristal sujos (0,3%), condensador de carga incorreto (0,2%), perda de sincronismo do PLL (0,1%). Cada modo de falha tem um procedimento específico de retrabalho e uma etiqueta na caixa para rastreabilidade.

7. Visualização da Árvore de Relógios entre SKUs

8. Falhas de Campo Induzidas pela Árvore de Relógios e o Compromisso de Custo

Três modos de falha em campo resultam de um desenho inadequado da árvore de relógios numa caneta de leitura. O primeiro é a interrupção do áudio quando o jitter excede 1 ns pico a pico; a taxa de interrupção do P2 caiu de 0,8% para 0,04% após a migração para cristal ECS + PLL. O segundo é o erro de leitura da flash SPI quando o jitter excede 200 ps; a taxa de erro de leitura do Q6 caiu de 0,6% para 0,06% após a migração para PLL SiT8208. O terceiro é a queda de ligação BLE quando o jitter excede 180 ps; a taxa de queda de ligação do F8 caiu de 0,4% para 0,04% após a migração para fanout CDCLVC1102.

O compromisso entre custo e margem orienta a nossa ferramenta de seleção de SKU. Para leitores típicos de livros OID, a ferramenta recomenda B1 ou B2 com a topologia económica; para aplicações de audiolivros, recomenda Q6 com a topologia intermédia; para programas OEM premium, recomenda L5 ou Y6 com a topologia premium. Os alvos de jitter personalizados exigem um prazo de entrega de 12 semanas e um MOQ de 3 000 unidades.

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