Audiens: Pemimpin teknik perangkat keras dan insinyur integritas sinyal yang memilih sumber clock, fanout buffer, dan topologi distribusi untuk MCU reading pen. Sekunder: arsitek firmware OEM yang harus memperkirakan waktu terburuk pembacaan SPI flash dalam jendela jitter yang ketat.
Seorang distributor Brasil mengembalikan 220 unit P2 pada awal tahun 2025 dengan gejala yang kami sebut "stutter replay": trek audio melompat 80 ms setiap 5 detik selama pemutaran buku OID. Kami menarik enam unit, memasang osiloskop LeCroy WaveRunner 840zi dengan modul analisis phase-noise pada output referensi 32.768 kHz sensor OID, dan mengukur cycle-to-cycle jitter sebesar 1,4 ns peak-to-peak, bukan target 200 ps. Akar masalah: satu kristal 32.768 kHz dengan toleransi 50 ppm yang melayani seluruh clock tree melalui rantai tiga pembagi. Migrasi ke kristal ECS-.327-12.5 (beban 12,5 pF, toleransi 25 ppm) ditambah SiTime SiT8208 PLL jitter cleaner menurunkan cycle-to-cycle jitter menjadi 78 ps dan menghilangkan retur lapangan. Setiap reading pen (B1, B2, F8, K7, KF1, L5, P2, Q6, Q8, T2, Y6) memerlukan strategi distribusi clock tertentu, dan panduan ini membahas topologi, anggaran jitter, dan pilihan komponen yang menjaga margin waktu tetap aman.
1. Mengapa Desain Clock Tree Penting pada Reading Pen
Clock tree pada reading pen mendistribusikan tepi waktu dari satu sumber (biasanya kristal 24 MHz atau 26 MHz) ke setiap subsistem digital: sensor OID, SPI flash, audio codec, radio BLE, dan inti MCU. Setiap beban menarik tepi pada waktu yang sedikit berbeda karena jejak distribusi memiliki propagation delay terbatas dan diskontinuitas impedansi. Perbedaan antara kedatangan tepi paling awal dan paling akhir disebut clock skew, dan variasi cycle-to-cycle dari perbedaan tersebut disebut jitter.
Sensor OID pada reading pen membaca kata data paralel 16-bit setiap 1 ms, dan data dikunci pada tepi naik dari clock 50 MHz yang terdistribusi. Dengan clock 50 MHz, periode bit adalah 20 ns. Waktu setup-and-hold minimum untuk data latch sensor OID adalah 4 ns, sehingga margin waktu yang tersedia adalah 16 ns. Kami mengalokasikan 6 ns untuk setup, 4 ns untuk hold, menyisakan 6 ns untuk jitter, skew, dan drift secara kombinasi. Anggaran untuk clock jitter saja adalah 200 ps peak-to-peak, kira-kira 1% dari periode bit.
Pada jalur baca SPI flash, clock berjalan pada 80 MHz di SKU premium dan 40 MHz di SKU ekonomis. Pada 80 MHz, periode bit adalah 12,5 ns, dan waktu setup-and-hold flash adalah 2 ns, menyisakan margin 10,5 ns. Kami mengalokasikan 4 ns untuk flight time pada PCB dan 2 ns untuk jitter, menyisakan 4,5 ns guard band. Anggaran jitter 200 ps ditegakkan melalui kombinasi pemilihan kristal, bandwidth loop PLL, dan pencocokan panjang jejak.
| SKU | Frekuensi clock utama | Clock SPI maks | Clock BLE | Anggaran jitter | Guard band |
|---|---|---|---|---|---|
| B1 | 24 MHz | 40 MHz | n/a | 200 ps pk-pk | 4,0 ns |
| B2 | 24 MHz | 40 MHz | n/a | 200 ps pk-pk | 4,0 ns |
| F8 | 26 MHz | 80 MHz | 32 MHz TCXO | 180 ps pk-pk | 2,5 ns |
| K7 | 26 MHz | 80 MHz | 32 MHz TCXO | 180 ps pk-pk | 2,5 ns |
| KF1 | 26 MHz | 80 MHz | 32 MHz TCXO | 180 ps pk-pk | 2,5 ns |
| L5 | 48 MHz | 80 MHz | 38,4 MHz TCXO | 150 ps pk-pk | 2,5 ns |
| P2 | 24 MHz | 40 MHz | n/a | 200 ps pk-pk | 4,0 ns |
| Q6 | 26 MHz | 80 MHz | 32 MHz TCXO | 180 ps pk-pk | 2,5 ns |
| Q8 | 26 MHz | 80 MHz | 32 MHz TCXO | 180 ps pk-pk | 2,5 ns |
| T2 | 48 MHz | 80 MHz | 38,4 MHz VCTCXO | 120 ps pk-pk | 1,8 ns |
| Y6 | 48 MHz | 80 MHz | 38,4 MHz VCTCXO | 120 ps pk-pk | 1,8 ns |
2. Tiga Topologi Pohon Jam (Clock-Tree)
Kami menggunakan tiga topologi pohon jam di seluruh 11 SKU. Topologi ekonomis (B1, B2, P2) menyalurkan jam langsung dari output osilator kristal melalui PLL internal MCU, tanpa buffer fanout eksternal. Topologi tingkat menengah (F8, K7, KF1, Q6, Q8) menambahkan buffer fanout 1:2 eksternal (satu output ke MCU, satu ke radio BLE). Topologi premium (L5, T2, Y6) menggunakan buffer fanout 1:4 (MCU, radio BLE, codec audio, dan DSP).
Topologi ekonomis menggunakan kristal kuarsa ECS-.327-12.5 dengan toleransi 25 ppm dan beban 12,5 pF. Kristal tersebut memberi makan PLL internal MCU, yang menggandakan hingga 192 MHz untuk inti dan 24 MHz untuk sensor OID. Total biaya adalah $0,18 per unit, semuanya internal pada MCU. Trade-off-nya adalah setiap perubahan beban pada kristal (seperti radio BLE yang terdaftar sebagai beban) menarik frekuensi sebesar 1,5 ppm per mA perubahan beban.
Topologi tingkat menengah menggunakan kristal ECS yang sama yang memberi makan SiTime SiT8208 PLL jitter cleaner eksternal. PLL menghasilkan referensi 26 MHz yang disalurkan ke buffer fanout 1:2 CDCLVC1102. Buffer fanout tersebut menyediakan dua output pada jitter aditif RMS 0,05 ps dan jitter cycle-to-cycle peak-to-peak 60 ps. Total biaya adalah $1,42 per unit, kenaikan BOM sebesar $1,24 dibandingkan topologi ekonomis. Trade-off-nya adalah biaya BOM diimbangi oleh kemampuan menjalankan SPI flash pada 80 MHz alih-alih 40 MHz, yang mengurangi waktu boot dari 1,4 detik menjadi 0,7 detik.
Topologi premium menggunakan kristal 48 MHz ECS-.480-12-25B ditambah SiTime SiT95201 PLL dengan phase noise RMS 0,5 ps, serta buffer fanout 1:4 CDCLVC1104. Buffer fanout tersebut menyediakan empat output pada jitter aditif RMS 0,04 ps dan jitter cycle-to-cycle peak-to-peak 50 ps. Total biaya adalah $3,18 per unit, kenaikan BOM sebesar $1,76 dibandingkan tingkat menengah. Trade-off-nya adalah biaya BOM diimbangi oleh kemampuan menjalankan codec audio pada sampling 96 kHz (versus 48 kHz), meningkatkan SNR audio sebesar 6 dB dan jangkauan BLE sejauh 1,2 m tambahan.
Tip untuk pembeli: Saat Anda memesan build private-label untuk aplikasi audiobook yang memerlukan pemutaran audio 96 kHz atau tethering BLE ke tablet sekolah, tentukan topologi tingkat menengah dengan SiT8208 PLL. Kenaikan BOM sebesar $1,24 per unit akan tertutup dalam 500 unit pertama yang dikirim melalui berkurangnya field return dan waktu boot yang lebih cepat.
3. Alokasi Anggaran Jitter
Anggaran jitter peak-to-peak 200 ps dialokasikan ke empat kontributor: jitter kristal (40 ps), jitter PLL (60 ps), jitter trace skew (40 ps), dan jitter akibat EMI (60 ps). Setiap kontributor dikarakterisasi pada saat produksi dan diuji secara individual.
Jitter kristal ditentukan oleh faktor Q terbebani kristal dan drive level. Untuk ECS-.327-12.5, Q terbebani pada 12,5 pF adalah 18.000, memberikan lantai phase noise sebesar -148 dBc/Hz pada offset 1 kHz. Jitter RMS terintegrasi dari 12 kHz hingga 20 MHz adalah 0,3 ps, menghasilkan 40 ps peak-to-peak pada 13-sigma (worst-case ekstrem) atau 8 ps pada 3-sigma (tipikal).
Jitter PLL ditentukan oleh bandwidth loop PLL dan phase noise VCO. Untuk SiT8208 pada output 26 MHz, dengan bandwidth loop 100 kHz, jitter RMS terintegrasi adalah 1,2 ps, menghasilkan 60 ps peak-to-peak pada 13-sigma. Filter loop PLL merupakan jaringan RC orde ketiga dengan cutoff 100 kHz, memberikan redaman 60 dB pada offset 10 MHz.
Jitter trace skew ditentukan oleh ketidakcocokan panjang trace pada trace distribusi jam. Kami menjaga semua trace jam dalam selisih 1 mm satu sama lain, yang memberikan anggaran skew 7 ps pada propagation delay 6 ps/ns. Dikalikan dengan 4 domain jam dan total skew 50 ps menghasilkan 40 ps peak-to-peak.
Jitter akibat EMI adalah kopling residual dari switching noise ke trace jam. Kami mengukur jitter EMI peak-to-peak sebesar 60 ps pada PCB 2-lapis tipikal dan 22 ps pada PCB 4-lapis. Kami mengalokasikan 60 ps untuk mencakup SKU ekonomis 2-lapis worst-case.
| Kontributor jitter | Ekonomis | Tingkat menengah | Premium |
|---|---|---|---|
| Kristal | 40 ps | 30 ps | 20 ps |
| PLL | 60 ps | 40 ps | 25 ps |
| Trace skew | 40 ps | 30 ps | 20 ps |
| Akibat EMI | 60 ps | 25 ps | 12 ps |
| Total (RSS) | 96 ps | 64 ps | 39 ps |
| Peak-to-peak (×2) | 192 ps | 128 ps | 78 ps |
| Anggaran | 200 ps | 180 ps | 120 ps |
| Margin | 4% | 29% | 35% |
4. Pemilihan Kristal per Tingkat SKU
Kristal adalah referensi utama untuk seluruh pohon clock, dan pemilihannya bergantung pada tingkat SKU. SKU ekonomis menggunakan kristal kuarsa ECS-.327-12.5 dalam paket SMD 3,2 mm × 2,5 mm dengan toleransi 25 ppm dan kapasitansi beban 12,5 pF. Harga kristal ini sebesar $0,18 per unit pada volume 50.000 unit dengan tingkat aging 1 ppm per tahun.
SKU tingkat menengah menggunakan ECS-.327-12.5 ditambah PLL SiTime SiT8208 dalam paket QFN 2,5 mm × 2,0 mm. PLL ini memiliki lantai phase noise RMS 0,5 ps dan mendukung sintesis fractional-N, yang memungkinkan referensi 24 MHz atau 26 MHz dikalikan menjadi frekuensi output apa pun dari 1 MHz hingga 80 MHz. Biaya gabungannya adalah $1,42 per unit.
SKU premium menggunakan kristal TXC 7M-48.000MEEQ-T ditambah SiTime SiT95201 VCTCXO (voltage-controlled TCXO). TCXO memiliki stabilitas suhu 0,5 ppm dari -40 °C hingga +85 °C, dibandingkan 25 ppm untuk kristal polos. TCXO diperlukan karena laju sampling 96 kHz pada audio codec tidak dapat mentolerir frekuensi drift di atas 2 ppm. Biaya gabungannya adalah $3,18 per unit.
Survei BOM Q1 2026 menunjukkan kristal tingkat menengah yang dipasok dari ECS Inc. seharga $1,42 landed dan TCXO premium yang dipasok dari SiTime seharga $3,18 landed, dengan kedua komponen memiliki sumber ganda melalui TXC dan Abracon sebagai alternatif.
5. Aturan Layout PCB untuk Pohon Clock
Lima aturan layout menentukan apakah kinerja pohon clock yang terukur sesuai dengan simulasi.
Aturan pertama adalah kontinuitas bidang referensi. Setiap trace clock harus memiliki bidang ground yang kontinu di bawahnya. Celah pada bidang ground di bawah trace clock menambah induktansi 8 nH dan menurunkan impedansi trace dari 50 Ω menjadi 70 Ω, sehingga menyebabkan refleksi yang muncul sebagai jitter.
Aturan kedua adalah pencocokan panjang trace. Semua trace clock dari fanout buffer harus memiliki panjang yang cocok dalam toleransi 1 mm. Kami menggunakan routing serpentine pada trace yang lebih panjang untuk mencocokkan panjang. Toleransi 1 mm setara dengan skew 7 ps.
Aturan ketiga adalah jumlah via. Setiap output fanout buffer harus terhubung ke pin beban melalui dua stitching via dalam jarak 2 mm. Dua via per pin menurunkan induktansi via dari 1,2 nH menjadi 0,4 nH dan mengurangi kontribusi jitter dari via sebesar 60%.
Aturan keempat adalah jejak penjaga. Setiap jejak jam harus dijaga oleh jejak ground di kedua sisi, dengan jejak penjaga yang dihubungkan ke bidang ground setiap 5 mm. Jejak penjaga tersebut mengurangi kopling EMI sebesar 12 dB.
Aturan kelima adalah jarak kristal. Kristal harus berada dalam jarak 5 mm dari pin input MCU atau PLL. Batas 5 mm setara dengan propagation delay 35 ps. Kristal yang ditempatkan lebih dari 5 mm akan menambah jitter yang sebanding dengan jaraknya.
6. Pengukuran Jitter pada Lini Produksi
Setiap batch produksi diuji untuk jitter clock menggunakan osiloskop Tektronix TDS6154C dengan bandwidth 12 GHz dan modul analisis phase noise. Pengujian memakan waktu 18 detik per unit dan dijalankan pada 100% unit. Kriteria lulus adalah jitter cycle-to-cycle di bawah 200 ps untuk SKU ekonomis dan di bawah 150 ps untuk SKU premium.
Pola uji adalah output clock 50 MHz berkelanjutan yang dihasilkan oleh mode uji firmware. Osiloskop menangkap 10 juta siklus berturut-turut dan menghitung jitter cycle-to-cycle menggunakan algoritma berbasis histogram. Jitter peak-to-peak adalah selisih antara persentil ke-99,999 dan persentil ke-0,001 dari distribusi cycle-to-cycle.
Pada tahun 2025, uji jitter menangkap 0,6% unit. Kegagalan yang paling umum: pad kristal kotor (0,3%), kapasitor beban salah (0,2%), PLL tidak terkunci (0,1%). Setiap modus kegagalan memiliki prosedur rework tertentu dan stiker name-plate untuk ketertelusuran.
| SKU | Kriteria lulus jitter | Waktu uji | Dampak yield |
|---|---|---|---|
| B1 | 200 ps pk-pk | 18 s | 0,4% scrap |
| B2 | 200 ps pk-pk | 18 s | 0,4% scrap |
| F8 | 180 ps pk-pk | 22 s | 0,5% scrap |
| K7 | 180 ps pk-pk | 22 s | 0,5% scrap |
| KF1 | 180 ps pk-pk | 22 s | 0,5% scrap |
| L5 | 150 ps pk-pk | 24 s | 0,6% scrap |
| P2 | 200 ps pk-pk | 18 s | 0,4% scrap |
| Q6 | 180 ps pk-pk | 22 s | 0,5% scrap |
| Q8 | 180 ps pk-pk | 22 s | 0.5% scrap |
| T2 | 120 ps pk-pk | 28 s | 0.7% scrap |
| Y6 | 120 ps pk-pk | 28 s | 0.7% scrap |
7. Visualisasi Pohon Clock di Seluruh SKU
8. Kegagalan di Lapangan yang Disebabkan Pohon Clock dan Trade-Off Biaya
Tiga mode kegagalan lapangan muncul akibat desain pohon clock yang tidak memadai pada pena baca. Pertama adalah gagap audio ketika jitter melebihi 1 ns peak-to-peak; tingkat gagap P2 turun dari 0,8% menjadi 0,04% setelah migrasi kristal ECS + PLL. Kedua adalah kesalahan baca SPI flash ketika jitter melebihi 200 ps; tingkat kesalahan baca Q6 turun dari 0,6% menjadi 0,06% setelah migrasi PLL SiT8208. Ketiga adalah putus koneksi BLE ketika jitter melebihi 180 ps; tingkat putus koneksi F8 turun dari 0,4% menjadi 0,04% setelah migrasi fanout CDCLVC1102.
Trade-off biaya versus margin mendorong alat pemilih SKU kami. Untuk pembaca buku OID tipikal, alat ini merekomendasikan B1 atau B2 dengan topologi ekonomis; untuk aplikasi buku audio merekomendasikan Q6 dengan topologi tingkat menengah; untuk program OEM premium merekomendasikan L5 atau Y6 dengan topologi premium. Target jitter khusus memerlukan waktu tunggu 12 minggu dan MOQ 3.000 unit.
Bacaan Terkait
- Strategi Derau Rel Daya dan Decoupling Pena Baca
- Ground Bounce dan Induktansi Paket SSOP Pena Baca
- Filter Loop dan Bandwidth PLL Pena Baca
- Desain PCB dan Kompatibilitas EMC Pena Baca
- SPI Flash dan Quad SPI Pena Baca
- Uji EMI EMC dan ESD Pena Baca
- Layanan Teknis Pena Baca OEM
- Minta Penawaran Pena Baca